Инженерная графика в системе OrCAD
Переходные процессы в ПЗУ
Рис. 4.35. Переходные процессы в ПЗУ
Приведем пример ПЗУ 8x8:
UMULTIPLY ROM (8, 8); Модель ПЗУ 256 8 раз рядов
+ $G_DPWR $G_DGND ; Узлы источника питания и "земли"
+ ENABLE ; Вход разрешения чтения
+ AIN3 AIN2 AIN1 AINO ; Первые 4 бита адреса
+ BIN3 BIN2 BIN1 BINO ; Вторые 4 бита адреса
+ OUT? OUT6 OUT5 OUT4 OUT3 OUT2 OUT1 OUTO ; Выходы
+ ROM_MDL ; Имя модели динамики
+ IO_STD ; Имя модели вход/выход
+ DATA=X$
Данные в шестнадцатеричном коде: *01 23456789ABCDEF
+ 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 ;
А=0 + 00 01 02 03 04 05 06 07 08 09 ОА 0В ОС OD OE OF ;
А=1 + 00 02 04 06 08 ОА ОС ОЕ 10 12 14 16 18 1А 1C 1Е ;
А=2 + 00 03 06 09 ОС OF 12 15 18 1В 1Е 21 24 27 2А 2D ;
А=3 + 00 04 08 ОС 10 14 18 1C 20 24 28 2С 30 34 38 ЗС ;
А=4 + 00050AOF 14 19 1Е 23 28 2D 32 37 ЗС 41 464В ;
А=5 + 00 06 ОС 12 18 1Е 24 2А 30 36 ЗС 42 48 4Е 54 5А ;
А=6 + 00 07 ОЕ 15 1C 23 2А 31 38 3F 46 4D 54 58 62 69 ;
А=7 + 00 08 10 18 20 28 30 38 40 48 50 58 60 68 70 78 ;
А=8 + 00 09 12 1В 24 2D 36 3F 48 51 5А 63 6С 75 7Е 87 ;
А=9 + 00 ОА 14 1Е 28 32 ЗС 46 50 5А 64 6Е 78 82 8С 96 ;
А=А + 00 0В 16 21 2С 37 42 4D 58 63 6Е 79 84 8F 9А А5 ;
А=В + 00 ОС 18 24 30 ЗС 48 54 60 6С 78 84 90 9С А8 В4 ;
А=С + 00 OD 1А 27 34 41 4Е 5В 68 75 82 8F 9С А9 В6 СЗ ;
A=D + 00 ОЕ 1C 2А 38 46 54 62 70 7Е 8С 9А А8 В6 С4 D2 ;
А=Е + 00 OF 1Е 2D ЗС 48 5А 69 78 87 96 А5 В4 СЗ D1 Е1$ ;
A=F .MODEL ROM_MDL UROM (...)
Оперативные запоминающие устройства (ОЗУ) . Обычно в начальный момент времени в ОЗУ устанавливаются произвольные данные по всем адресам. Существует два способа записи начальных данных в ОЗУ при моделировании:
- данные предварительно записываются в файл в формате Intel Hex и перед началом моделирования из него считываются;
- данные записываются непосредственно в описании ОЗУ с помощью конструкции DATA=...
ОЗУ (рис. 4.36) вводится в задание на моделирование предложением
UxxxRAM. (<количество адресных входов>, <количество выходов>)
+ <+узел источника питания> <-узел источника питания>
+ <вход разрешения чтения> <вход разрешения записи>
+ <старший разряд адреса>. . . <младший разряд адреса>
+ <старший разряд входа данных>...<младший разряд входа данных>
+ <старший разряд выхода> . . . младший разряд выхода>
+ <имя модели динамики> <имя модели вход/выход>
+ [FILЕ=<имя файла>]
+ [DАТА=<<флаг системы счисления>$<данные программы>$ ]
+ [MNTYMXDLY=< выбор значения задержки>]
+ [IO_LEVEL=< уровень модели интерфейса>]
